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华为韬定律再更新：麒麟2026密度暴涨55%功耗反降66%，逻辑折叠打破"堆得越密烧得越狠"魔咒

一、密度暴涨55%，功耗反而大降66%

9月6日，华为半导体负责人何庭波在中科院科技论文预发布平台ChinaXiv上更新了论文《Huawei's τ Chip Was Supposed to Melt？》（华为韬芯片本应熔化吗？），对外界关于3D堆叠芯片发热的质疑给出了实测数据。

麒麟2026的芯片晶体管密度从约每平方毫米1.55亿提升到2.38亿个，跃升55%。在相同性能下，NPU功耗下降66%，GPU下降58%，CPU性能核心下降41%。其中NPU尤为突出：29TOPS算力不变，频率降63%，电压从0.85V降至0.55V，功耗密度下降73%。密度和功耗在同一代产品上同时改善，这在几何微缩逻辑下是矛盾的，但在实测数据里成立。

二、逻辑折叠：信号不再"长途跋涉"坐电梯

何庭波在论文中用了一个形象的比喻：人在工作日的精力消耗，不只来自伏案工作的几小时，通勤同样消耗大量能量。芯片里也类似，一个SoC模块中超过80%的能量用于数据搬运，而非计算本身。

传统芯片把所有电路铺在一个平面上，信号要从芯片一头跑到另一头，穿越数百微米甚至更长的导线。逻辑折叠技术（LogicFolding）把电路折叠成垂直堆叠的两层，通过40纳米级键合工艺实现了1.5微米键合间距，每平方毫米约50万个垂直互连，信号不再水平"长途跋涉"，而是垂直"坐电梯"，距离缩短了一个数量级。

据论文披露，典型核心走线的长度可缩短约20%，部分关键路径缩短达70%；某处理模块的时钟布线缩短28%，时钟缓冲器数量从4.36万个降至1.9万个。这是华为芯片技术路线从论文推演走向量产验证的一次关键跨越。

三、折叠并非万能钥匙，需要迭代优化

何庭波明确指出，τ（韬）是时间缩放定律，而非能量缩放定律。若设计者将节省的时间全部用于提升频率，芯片反而可能更耗电。比如麒麟2026上DSP第一代折叠虽然总功耗降低25%，但因为芯片面积缩小了40%，功率密度反而上升24%。但第二代折叠方案已经解决了这个问题，DSP重新设计后，功耗降低47%，功率密度大幅改善。

文章称，预计未来三年内键合间距将推进至720纳米。快思慢想研究院院长田丰评价称，这是判断一项工艺路线是"实验室成果"还是"产业级路线"的分水岭。

综合科创板日报、财联社报道 | 2026年9月6日