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🔥 华为用麒麟2026实测数据回应质疑：高密度堆叠不等于高发热，功耗下降66%

一、论文直面质疑：那颗本该烧毁的τ芯片

9月4日，华为半导体负责人何庭波在中科院科技论文预发布平台ChinaXiv发布论文《Huawei s τ Chip Was Supposed to Melt?》，用麒麟2026的实测数据，正面回应业界对3D堆叠芯片高密度带来高发热的质疑。论文核心数据令人瞩目：麒麟2026芯片晶体管密度从约每平方毫米1.55亿个提升到2.38亿个，跃升55%；在相同性能条件下，NPU功耗下降66%，GPU功耗下降58%，CPU性能核心功耗下降41%。

其中NPU的数据尤其突出：在相同的29 TOPS性能下，时钟频率下降63%，供电电压从0.85V降低至0.55V，功耗密度下降73%。GPU同样采取类似思路——在相同61 FPS条件下，电压降低约200mV，功耗下降58%。但何庭波并未回避问题，论文专门列出了反例：DSP第一代折叠设计功耗虽然下降25%，但因面积收缩40%，功耗密度反而上升24%，直到麒麟2027的第二代设计才将功耗密度真正压下去。

二、核心洞察：芯片最耗电的不是计算，而是数据搬运

何庭波在论文中用了一个形象的比喻：芯片能耗的关键不在计算，而在移动。她以通勤作比——上班族一天最耗精力的往往不是坐在工位上工作，而是两趟通勤。芯片亦然：在典型智能手机工作负载中，动态功耗约占总功耗的90%，而动态功耗的重要来源并非晶体管本身，而是金属互连。传输距离越长，电容越大，能耗越高。

LogicFolding（逻辑折叠）正是从这里切入。它并非简单地将芯片堆叠成多层，而是重构电路的空间关系——把原本横向铺开的平面电路安排至上下两层，通过混合键合建立高密度垂直互连，将部分长距离水平连接转化为更短的垂直连接。论文披露，在麒麟2026上，典型核心连线长度缩短约20%，关键路径部分连线最多缩短70%；时钟布线长度缩短28%，时钟缓冲器数量从约4.36万个降至1.9万个。

三、韬定律的下一步：从单颗芯片到AI集群

何庭波在论文中明确限定：τ是时间缩放定律，而不是能量缩放定律。芯片跑得更快，并不意味着一定更省电——如果设计者把通过缩短信号路径获得的时间余量全部用来提高频率，芯片完全可能消耗更多功率。LogicFolding真正有价值的地方，是把节省下来的时间转化为其他收益。

华为预计，到麒麟2027的DSP设计中，键合间距将缩小至1微米，垂直互连点超过1亿个；到2029年推进至720纳米，垂直互连点超过2亿个。更重要的是，华为已基于τ原理设计和量产数百款芯片，并计划在2026年秋季推出首款采用LogicFolding的麒麟芯片。从单颗芯片到AI集群，韬定律正在从理论框架演变为一套可以持续验证的工程方法，为后摩尔时代的半导体演进提供了一条中国路径。

综合第一财经、科创板日报、观察者网报道 | 2026年9月5日